正边沿触发器在（）时，输出端的逻辑状态会发生改变（即触发有效）。A、输入逻辑电平改变B、CP脉冲从低电平变成高电平C、CP脉冲从高电平变成低电平D、高电平

正边沿触发器在（）时，输出端的逻辑状态会发生改变（即触发有效）。

如果没有搜索结果或未解决您的问题，请直接联系老师获取答案。

第1题：

由与非门组成的基本RS触发器当输入R=0,S=0时,同向输出端Q=____,反向输出端Q=__,当____时,输出不定状态。

正确答案：1;1;R、S同时由0变1

第2题：

钟控触发器的在CP有效期间输入状态的改变将不影响输出状态。边沿触发方式的触发器输出状态取决于CP有效期间的输入状态。()

此题为判断题(对，错)。

参考答案：错

第3题：

主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。()

此题为判断题(对，错)。

正确答案:正确

第4题：

画出图题5-6所示的边沿D触发器输出Q端的波形，CLK的波形如图所示。(设Q初始状态为0)

答案：

第5题：

对边沿JK触发器,在CP为高电平期间,当J=K=1时,状态会翻转一次。()

此题为判断题(对，错)。

参考答案：错

第6题：

触发器两个输出端的逻辑状态在正常情况下总是()。

参考答案：互非

第7题：

集成触发器常用的逻辑符号中要注意异步清零端(以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是()(电平触发是低电平有效还是高电平;()是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级()。

参考答案：高电平、边沿触发、边沿触发、高

第8题：

由集成定时器555构成的单稳态触发器,在电压控制端CO(5脚)外加电压U,若改变U的数值,可改变()。

A、输出脉冲的幅度

B、输出脉冲的宽度

C、输出脉冲波形边沿特性

参考答案：B

第9题：

画出图题5-9所示的正边沿触发JK触发器输出Q端的波形，输入端J、K与CLK的波形如图所示。(设Q初始状态为0)

答案：

第10题：

画出图题5-5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。(设Q初始状态为0)

答案：

正边沿触发器在（）时，输出端的逻辑状态会发生改变（即触发有效）。