画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)
第1题:
一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA2003.11.06上海笔试试题)
第2题:
please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题c ircuit design-beijing-03.11.09)
第3题:
给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)
第4题:
给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。(Infineon笔试)
第5题:
画出Y=A*B+C的cmos电路图。(科广试题)
第6题:
卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)
第7题:
please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。(威盛笔试题circuit design-beijing-03.11.09)
第8题:
说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)
第9题:
画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子)
第10题:
用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)