写出asic前期设计的流程和相应的工具。(威盛)
第1题:
IC设计前端到后端的流程和eda工具。(未知)
第2题:
集成电路前段设计流程,写出相关的工具。(扬智电子笔试)
先介绍下IC开发流程:
1.)代码输入(design input)
用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码
语言输入工具:SUMMIT VISUALHDL
MENTOR RENIOR
图形输入: composer(cadence);
viewlogic (viewdraw)
2.)电路仿真(circuit simulation)
将vhd代码进行先前逻辑仿真,验证功能描述是否正确
数字电路仿真工具:
Verolog: CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具:
***ANTI HSpice pspice,spectre micro microwave: eesoft : hp
3.)逻辑综合(synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真
中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再
仿真。最终仿真结果生成的网表称为物理网表。
第3题:
给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)
第4题:
第5题:
软件详细设计中描述处理过程的工具很多:
Ⅰ.程序流程图 Ⅱ.数据流程图
Ⅲ.系统流程图 Ⅳ.N—S图
Ⅴ.PAD图 Ⅵ.判定树
Ⅶ.判定表 Ⅷ.伪码
以上工具中,哪些属于软件详细设计使用的工具
A.Ⅰ、Ⅳ、Ⅴ和Ⅷ
B.Ⅱ、Ⅳ、Ⅴ和Ⅵ
C.Ⅰ、Ⅵ、Ⅶ和Ⅷ
D.Ⅲ、Ⅵ、Ⅶ和Ⅷ
第6题:
Asic的design flow。(威盛VIA 2003.11.06 上海笔试试题)
第7题:
写出两个排序算法,问哪个好?(威盛)
第8题:
卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)
第9题:
下列不属于过程设计工具中图形工具的是( )。
A.N—S
B.PAD
C.程序流程图
D.DFD
第10题:
请写出电视节目制作前期制作和后期制作具体流程?