使用 Cache 改善系统性能的依据是程序的局部性原理。程序中大部分指令是（60）的。设某计算机主存的读／写时间为 100ns，有一个指令和数据合一的 Cache，已知该 Cache的读／写时间为 10ns，取指令的命中率为 98%，取数的命中率为 95%。在执行某类程序时，约有 1/5 指令需要额外存／取一个操作数。假设指令流水线在任何时候都不阻塞，则设置 Cache 后，每条指令的平均读取时间约为（61）ns。A.顺序存储、顺序执行 B.随机存储、顺序执行 C.顺序存储、随机执行 D.随机存储、随机执

题目

使用 Cache 改善系统性能的依据是程序的局部性原理。程序中大部分指令是（60）的。设某计算机主存的读／写时间为 100ns，有一个指令和数据合一的 Cache，已知该 Cache的读／写时间为 10ns，取指令的命中率为 98%，取数的命中率为 95%。在执行某类程序时，约有 1/5 指令需要额外存／取一个操作数。假设指令流水线在任何时候都不阻塞，则设置 Cache 后，每条指令的平均读取时间约为（61）ns。

A.顺序存储、顺序执行
B.随机存储、顺序执行
C.顺序存储、随机执行
D.随机存储、随机执行

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相似问题和答案

第1题：

某计算机的存储系统由Cache-主存系统构成，Cache的存取周期为10ns，主存的存取周期为50ns。在CPU执行一段程序时，Cache完成存取的次数为4800次，主存完成存取的次数为200次，则CPU访问存储系统的平均访问时间是(30)ns，该Cache-主存系统的效率是(31)。

A．10

B．11.60

C．11.68

D．50

正确答案：B
解析：在由Cache-主存系统构成计算机中，存储系统Cache的命中率可以计算为：
H=4800÷(4800+200)=0.96
CPU访问存储系统的平均访问时间是：
T=10×0.96+(1-0.96)50=11.6
Cache-主存系统的效率为：
e=10/11.6=0.862

第2题：

在多级存储系统中，Cache处在CPU和主存之间，解决(55)问题。若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机实际存取时间为(56)。当CPU向存储器执行读操作时，首先访问Cache，若命中，则从Cache中取出指令或数据，否则从主存中取出，送(57)：当CPU向存储器执行写操作时，为了使Cache的内容和主存的内容保持一致，若采用(58)法，则同时写入Cache和主存。由于Cache容量比主存容量小，因此当Cache满时，执行把主存信息向Cache写入，就要淘汰Cache中已有的信息，为了提高Cache的命中率，采用一种(59)替换算法。

A．主存容量扩充

B．主存和CPU速度匹配

C．多个请求源访问主存

D．BIOS存放

正确答案：B
解析：he的主要功能是提供CPU与RAM间的速度匹配问题，存储器效率的计算公式为：HTI+(1-H)T2。为了提高Cache的命中率，我们常采用LRU最近最少使用的替换算法。

第3题：

●设某流水线计算机主存的读／写时间为100ns，有一个指令和数据合一的Cache，已知该Cache的读/写时间为10ns，取指令的命中率为98％，取数的命中率为95％。在执行某类程序时，约有1／5指令需要存／取一个操作数。假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令的平均访存时间约为 (14) 。

(14) A．12ns

B．15 ns

C．18 ns

D．120ns

正确答案：B
【解析】该问题可以直接计算，有98％的取指令操作只需10ns，只有2％的取指令操作需要100ns。取指令操作数时95％只需10ns，只有5％的存／取操作数需要100ns，并且只有20％的指令需要存／取一个操作数。为此，列出设置Cache后，每条指令的平均访存时间的计算公式如下：100×0.02+10×0.98+0.2×0.05×100+0.2×0.95×10=14.7ns。

第4题：

某计算机系统采用5级流水线结构执行指令，设每条指令的执行由取指令( 2△t)、分析指令( 10t)、取操作数(3△t)、运算(1Ot)，写回结果(20t)组成，并分别用5个子部件完成，该流水线的最大吞吐率为( ) ; 若连续向流水线拉入10条指令，则该流水线的加速比为(请作答此空)。

A.1:10
B.2:1
C.5:2
D.3:1

答案：C

解析：

最大吞吐率:单位时间内流水线完成的任务数量。最大吞吐率Tpmax= =1/max (..j..m , 而其中, m是流水线的段数,是特定过
程段执行时间。如果,-条流水线的段数越多 ,过程执行时间越长,那么,这条流水线的理论吞吐率就越小。加速比(S)定义:不使用流水
线所用的时间与使用流水线所用的时间比即为加速比。通常加速比大于1就可以了。T= (10-1) *3△t+ (2+1+3+1+2) st=36△t,指
令条数=10.不使用流水线的时间t0= ( 2+1+3+1+2) 4t*10=90△t。加速比=90△t/36△t= 5/2实际吞吐率=10/36△t,这里有个坑,
就是要求的是最大吞吐率。在最大的时间段是3△t。因此是1/3△t

第5题：

若Cache和主存的存取时间分别为T1和T2，Cache的命中率为H，则该计算机的实际存取时间为(2)。当CPU向存储器执行读操作时，首先访问Cache，如命中，则从Cache中取出指令或数据，否则从主存中取出，送(3)；当CPU向存储器执行写操作时，为了使Cache内容和主有的内容保持一致，若采用(4)法，同时写入Cache和主存。

A．H×T1+T2

B．(1-H×T1)+H×T2

C．T2-H×T1

D．H×T1+(1-H)×T2

正确答案：D
解析：Cache的命中率为H，则访问内存概率为1-H，因此实际存取时间为H×T1+(1-H)×T2。

第6题：

某计算机主存的读写时间为100ns，其Cache的读写时间为10ns，Cache的命中率为90%，那么每条指令的访存时间是(10)．

A．15ns

B．19ns

C．16ns

D．32ns

正确答案：B
解析：Cache即高速缓冲存储器，其功能是提高CPU数据输入/输出的速率，突破所谓的“冯.诺依曼瓶颈”，即CPU与存储系统间数据传送带宽限制。高速存储器能以极高的速率进行数据的访问，但因其价格高昂，如果计算机的主存储器完全由这种高速存储器组成则会大大增加计算机的成本。通常在CPU和主存储器之间设置小容量的高速存储器 Cache。Cache容量小但速度快，主存储器速度较低但容量大，通过优化调度算法，系统的性能会大大改善，仿佛其存储系统容量与主存相当而访问速度近似Cache。Cache的命中率被定义为：

其中，Nc表示Cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率。那么我们根据题目中给出的已知条件，可以求出如果有100次访问，那么其中90次是通过访问Cache来完成的，而10次是通过访问主存来完成的。
Cache/主存系统的平均访问时间t_a被定义为
T_a=ht_c+(1-h)t_m
其中，t_c表示命中时的Cache访问时间，t_m表示未命中时的主存访问时间，h表示命中率。那么根据题目中给出的己知条件，平均访问时间=90%×10+10%×100=19。因此，平均每条指令的防存时间是19ns。

第7题：

使用Cache改善系统性能的依据是程序的局部性原理。程序中大部分指令是（）的。设某计算机主存的读／写时间为100ns，有一个指令和数据合一的Cache，已知该Cache的读／写时间为10ns，取指令的命中率为98%，取数的命中率为95%。在执行某类程序时，约有1/5指令需要额外存／取一个操作数。假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令的平均读取时间约为（）ns。

A.顺序存储、顺序执行 B.随机存储、顺序执行 C.顺序存储、随机执行 D.随机存储、随机执行 A.12.3 B.14.7 C.23.4 D.26.3

正确答案：A,B

第8题：

设某流水线计算机主存的读/写时间为100ns，有一个指令和数据合一的Cache，己知该Cache的读/写时间为10ns，取指令的命中率为98%，取数的命中率为95%。在执行某类程序时，约有1/5指令需要存/取一个操作数。假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令的平均访存时间约为______。

A．12ns

B．15 ns

C．18ns

D．120ns

正确答案：B
解析：已知取指令的命中率为98%，取数的命中率为95%。在执行某类程序时，约有1/5指令需要存/取一个操作数。根据题意，每条指令的存取时间=平均取指时间+平均存取数时间。根据公式：平均存取速度=Cache存取速度×Cache命中率+主存存取速度×失效率得出：(98%×10ns+2%×100ns)+1/5×(95%×10ns+5%×100ns)=14.7ns≈15ns(这里要注意题中条件的各单位与最后计算结果的单位要一致)

第9题：

某计算机系统采用5级流水线结构执行指令,设每条指令的执行由取指令( 2△t)、分析指令( 1△t)、取操作数(3△t)、运算(1△t).写回结果 (2△t)组成，并分别用5个子部件完成，该流水线的最大吞吐率为(请作答此空) ;若连续向流水线拉入10条指令，则该流水线的加速比为( ) 。